primetime issue

starlit

请教一个primetime分析时序时遇到的问题，
此flash控制电路的周期为 40ns
flash的MASE讯号'mase_wr' 是在clock的 rising时动作，
flash的AE时钟'ae_wr' 是 clock的falling时动作，
我希望primetime分析时，mase_wr从0ns开始分析，ae_wr从20ns开始分析，
希望吐出来的setup violation report里，mase_wr相对ae_wr去计算slack时得到的结果能是正值。
但是primetime吐出来的report计算方式却不是我要的，
primetime将mase_wr从下个周期开始时间40ns分析计算，而非与ae_wr一样都从第一个周期的0ns开始分析计算。
这吐出来的report成了挥之不去的梦魇。
请问，有无指令可以设置，要primetime分析mase_wr时从0ns开始分析呢？
感激不尽

report如下
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  Startpoint: i_core_m/i_fic_top/i_fic_wr/mase_wr_reg
               (rising edge-triggered flip-flop clocked by gen_clk_src_xrst_rc)
  Endpoint: i_PF8K09E (rising edge-triggered data to data check clocked by gen_clk_src_xrst_rc)
  Path Group: gen_clk_src_xrst_rc
  Path Type: max
  Point                                           Fanout    Cap      Trans       Incr       Path
  -------------------------------------------------------------------------------------------------
  clock gen_clk_src_xrst_rc (rise edge)                               0.00      40.00      40.00
  clock network delay (ideal)                                                    0.00      40.00
  i_core_m/i_fic_top/i_fic_wr/mase_wr_reg/CK (QDFFRBN)                0.00       0.00      40.00 r
  i_core_m/i_fic_top/i_fic_wr/mase_wr_reg/Q (QDFFRBN)                 0.11       0.37      40.37 r
  i_core_m/i_fic_top/i_fic_wr/mase_wr (net)          1     0.01
  i_core_m/i_fic_top/i_fic_wr/mase_wr (fic_wr)                        0.00       0.00      40.37 r
  i_core_m/i_fic_top/mase_wr (net)
  i_core_m/i_fic_top/U278/I1 (AN2)                                    0.11       0.00      40.37 r
  i_core_m/i_fic_top/U278/O (AN2)                                     1.51       0.86      41.22 r
  i_core_m/i_fic_top/flash_mase (net)                1     0.20
  i_core_m/i_fic_top/flash_mase (fic_top)                             0.00       0.00      41.22 r
  i_core_m/flash_mase (net)
  i_core_m/flash_mase (core_m)                                        0.00       0.00      41.22 r
  flash_mase (net)
  i_PF8K09E/MASE (PF8K09E)                                            1.51       0.00      41.22 r
  data arrival time                                                                        41.22
  clock gen_clk_src_xrst_rc (fall edge)                               0.00      20.00      20.00
  clock network delay (ideal)                                                    0.00      20.00
  i_core_m/i_fic_top/i_fic_wr/ae_wr_reg/CKB (DBFRBN)                  0.00       0.00      20.00 f
  i_core_m/i_fic_top/i_fic_wr/ae_wr_reg/Q (DBFRBN)                    0.13       0.47      20.47 r
  i_core_m/i_fic_top/i_fic_wr/ae_wr (net)            1     0.01
  i_core_m/i_fic_top/U146/B2 (OAI12S)                                 0.13       0.00      20.47 r
  i_core_m/i_fic_top/U146/O (OAI12S)                                  0.50       0.24      20.71 f
  i_core_m/i_fic_top/n120 (net)                      1     0.03
  i_core_m/i_fic_top/U306/I2 (NR2F)                                   0.50       0.00      20.71 f
  i_core_m/i_fic_top/U306/O (NR2F)                                    0.70       0.42      21.13 r
  i_core_m/i_fic_top/flash_ae (net)                  1     0.20
  i_PF8K09E/AE (PF8K09E)                                              0.70       0.00      21.13 r
  data check setup time                                                         -5.00      16.13
  data required time                                                                       16.13
  -------------------------------------------------------------------------------------------------
  data required time                                                                       16.13
  data arrival time                                                                       -41.22
  -------------------------------------------------------------------------------------------------
  slack (VIOLATED)                                                                        -25.09

zho_1984718

不知道你对这个问题解决了么？学习一下，我也不知道什么问题，同问

chen.gang.2012

蛮有趣的。关注一下
有没有尝试一下定义create_clock时，调整一下第一个沿的时间，使得第一个沿是上沿，并且发生在15ns，
这样以来时钟展开的话，第一个沿是上升沿，并发生在15ns,第二个沿是下沿，发生在35ns。

asp200

create clock phase要修改吧