请教verilog里变量声明时[7:0]和[0:7]有什么区别呢？

yanzhengkuaile

如题，请教verilog里变量声明时[7:0]和[0:7]有什么区别呢？

nathanlgy

没什么区别！只是个人习惯

hnulht789

2楼正解,就是没区别,设计风格和一些团队项目规范

liujian_2009

没区别的，都用过

post_design

当然有区别了。比如：
reg [7:0] a;
reg [0:7] b;
a = 8'h55;
b = 8'h55;
结果是a[0] = 1;b[0] = 0；a==b,但是a[0] != b[0]

Emersondjp

当然有区别了。比如：
reg [7:0] a;
reg [0:7] b;
a = 8'h55;
b = 8'h55;
结果是a[0] = 1;b[0] = 0；a ...
post_design 发表于 2011-11-2 08:51

                               
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只是MSB与LSB的位置不同，a[0]是a的LSB，b[0]是MSB，所以a[0]!=b[0]，应该是a[0]==b[7].
本质上并没有什么差别吧。

dlb05061131

还是按照一般的来吧，不必要搞那么多花样。
verilog里边的数据都是按照右对齐来的。

post_design

只是MSB与LSB的位置不同，a[0]是a的LSB，b[0]是MSB，所以a[0]!=b[0]，应该是a[0]==b[7].
本质上并没有什 ...
Emersondjp 发表于 2011-11-2 08:56

                               
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从工程角度看，这个问题非常严重。举例，你的模块有一个输入端口声明为[0:7]，那你必须要告知你的上级模块，无形中既增加了工作量又带来大量潜在的bug。
所以，大家普遍使用[7:0]这种风格，因为它符合我们的习惯（从左到右，自高到低）。
更要命的是，[0:7]这种风格和所有的运算法则完全违背。比如上文说的a和b，如果有c=a+b，c本应该是ff，但是实际上却变成aa。显然是用[0:7]除了装酷之外，只会给自己和同事带来无尽的麻烦。

digital_bird

a[7:0] 是小端形式
b[0:7] 是大端形式

hqhjj

5楼讲的到位