请教verilog里变量声明时[7:0]和[0:7]有什么区别呢？

jackertja · 发表于 2011-11-4 10:57:28

本帖最后由 jackertja 于 2011-11-4 10:59 编辑

显然是用[0:7]除了装酷之外，只会给自己和同事带来无尽的麻烦。
--顶这句--
我们是工程师，不是学生，就算是也应该站在工程的角度来看问题，死钻语法的牛角尖没意义。

龙爱小说 · 发表于 2016-8-12 15:44:00

shouyilaingduo

Jream · 发表于 2016-8-12 19:05:53

讲的不错，学习了

Timme · 发表于 2016-8-12 19:46:23

你写成[6:-1]也不会怎样

husthxing · 发表于 2016-8-13 00:00:42

以后我的代码要注意了

masaka_xlw · 发表于 2016-8-16 04:26:45

【1】物理上，在silicon里，没有任何区别。前提是你连接正确
【2】从综合器的角度，同上，没有区别
【3】区别在于仿真器对语言的compile时，elaborate前，会产生不同的“电路仿真模型”。你写成[7:0]和[0:7]
可能会被compiler编译成不同的目标放在simulation内存里面，仿真的behavior会不同。比如【0:7】可能会是aggregated ram中的一部分，而前者肯定只是普通的vector。

所以不光是一个写代码习惯的问题, 这是一种不同的描述方式。

高瞻forever · 发表于 2016-8-19 10:15:30

按照通常的小端格式来吧，弄得七七八八反而会出错，工程方面将就大多数人习惯，不讲究标新立异。

frank_chen203 · 发表于 2016-8-24 15:31:24

大小端，都可以用

[求助] 请教verilog里变量声明时[7:0]和[0:7]有什么区别呢？

站长推荐 /1