关于FPGA同时使用时钟的上升沿和下降沿的问题

huozan1985 · 发表于 2014-9-11 22:27:45

这个会报错的

zhangbinsniper · 发表于 2014-9-15 20:45:25

Execept special register, most of FPGA registers didn't support double edge sample. When you used two edges of same clock, it may lead to touch timing performance.

成长中的原始人 · 发表于 2014-9-17 15:11:59

回复 6# warmheard

第二种方法好像不能直接达到效果，这时候两个寄存器应该变成同时触发了；高速时第四个方法感觉可行，没试过。另外想问问，这个命题的意义是什么？

tianhaibo7 · 发表于 2014-9-18 19:34:59

回复 16# 子夜风尘

QDR需要用MMCM或PLL产生一个180°相移的K K#，本质上还是用两个时钟

phxwings · 发表于 2014-10-2 21:04:31

怎么没看到主要内容呢

glace12123 · 发表于 2014-10-3 20:32:25

我感觉是木有意义的，因为这种问题，最后都会归结到FPGA的结构还有综合软件的算法上。。。是随着工具变动的

sally050119 · 发表于 2014-10-6 13:21:48

对于你所是说的第三种方法是电平触发表示不理解，应该是两个寄存器，一个使用上升沿触发，而另一个是用下降 ...
zhongyan 发表于 2011-10-26 23:09

登录/注册后可看大图

同问，这样第三种方法为什么不行

1339650739 · 发表于 2015-6-27 22:24:00

楼主，那关于第二种写法的解决办法是？？

carney · 发表于 2015-6-28 09:15:59

又学习了新知识

YYFFLLMMNN · 发表于 2016-9-19 16:44:37

非常经典的讨论。

[原创] 关于FPGA同时使用时钟的上升沿和下降沿的问题

浏览过的版块

站长推荐 /2