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楼主: lhrace

[原创] 关于FPGA同时使用时钟的上升沿和下降沿的问题

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发表于 2012-6-1 16:11:54 | 显示全部楼层
回复 6# warmheard

你分析的很有道理,但是对于楼主所提出的,用CLK的上升沿和下降沿 触发不同的寄存器存在什么问题,似乎并没有给出解释,而是直接给出了解决的办法?
发表于 2013-5-7 09:02:23 | 显示全部楼层
楼主忽略了一个很重要的问题
为什么要上升沿下降沿同时都动作?那还不是因为时钟很高,不想用更高的时钟来工作,结果楼主直接说来个PLL2倍频的时钟,这样做失去了上升下降同时工作的意义
而且也不存在说上升下降都动作就代表电平敏感,这个理解完全错误

实现的方法,通常是由两组寄存器,一组上升沿动作,一组下降沿动作
发表于 2013-5-7 10:10:49 | 显示全部楼层
怎么看不到啊?
发表于 2013-5-13 18:43:31 | 显示全部楼层
好文章!
发表于 2013-5-13 22:52:29 | 显示全部楼层
QDR的读写操作,不就是在时钟的上升沿和下降沿吗?
发表于 2014-9-9 17:08:25 | 显示全部楼层
好文章 mark 一下
发表于 2014-9-11 15:47:14 | 显示全部楼层
这样的讨论很好
发表于 2014-9-11 15:52:16 | 显示全部楼层
学习了,谢谢~
发表于 2014-9-11 20:40:53 | 显示全部楼层
感觉是把问题想复杂了吧,使用PLL,生成一个相位为180的时钟不就好?或者assign clk=~clkn;生成一个相位相反的时钟。
发表于 2014-9-11 20:42:49 | 显示全部楼层
回复 13# xiaobenyi


   经常在系统中,使用相位时钟,来消除数据建立的竞争冒险.
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