fpga中对于异步信号采样

wenfei4655393

fpga中对于异步信号采样到不稳定信号的处理程序如下，
process(clk) begin
if clk'event and clk='0':
s1<=s;
s2<=s1;
s3<=s2;
end if;
这样时钟在下降沿采到异步信号s的跳变沿采样时，为什么在只在后仿真中，s1稳定，s2,s3反而会出现不稳定态？（注在时钟下降沿，采样到信号S的跳变沿)。

atomdust

在实际中，S1会出现亚稳态（不稳定的状态），而S2和S3基本上是稳定的，出现亚稳态的概率几乎为零。

librabryant

楼上说的对

dlb05061131

楼主的情况刚好跟普通情况不一样呀！！是不是哪里没弄好？