后仿的异步信号时序检测

recorner

请问各位大侠：

最近在做后仿有些困惑：
1. 后仿中异步信号时序检测是只需要依赖工具比如说vcs自动检测，还是需要人为写激励去检测呢，如果是要写激励，检测的方法应该是怎样呢？时序检测的通过准则是什么呢？
2. 带上sdf跑了之后，大多异步信号的第一级会报timing violation，可接受么？如果第二级还会报timing violation可接受么？

acgoal

回复 1# recorner

1. 后仿中异步信号时序检测是只需要依赖工具比如说vcs自动检测，还是需要人为写激励去检测呢，如果是要写激励，检测的方法应该是怎样呢？时序检测的通过准则是什么呢？   #：后仿还是需要激励的，一般的是挑选一个典型的前仿的case跑后仿，跟前仿唯一的区别就是替换掉了DUT，反标了SDF。
2. 带上sdf跑了之后，大多异步信号的第一级会报timing violation，可接受么？如果第二级还会报timing violation可接受么？
   #：第一级异步flop报的violation一般的可以no timing check给干掉不用检查。可是第二级不能报violation，因为第二级和前一级是同步的，不是异步。

recorner

回复 2# acgoal

谢谢这位大侠的热心回答。反标sdf后有跑前仿的典型case。现在的问题是，这些case并不能遍历所有的异步信号。所以boss希望可以写个有针对性的激励，让异步信号翻转，以此去检测异步信号的时序是否正确，跨时钟域后能否正确采样。我有点无从下手，不知道该怎么写这个激励，而且不知道这样做有没有意义。
   

sme-ic

   

回复  recorner

1. 后仿中异步信号时序检测是只需要依赖工具比如说vcs自动检测，还是需要人为写激励去检 ...
acgoal 发表于 2015-9-8 19:05

                               
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   请问第一级的no timing check是怎样实现的？我是直接删除SDF中第一级的timing check部分，觉得有点笨。。。

acgoal

回复 3# recorner


   如果你这个设计是一个比较大的系统，有模块及验证环境的话，这个可以拿到模块及去测试对应的异步信号跳变采样。要是没有的话，你就得多准备几个测试用例了。意义嘛，肯定是有的，毕竟要保证所有的时序都收敛，所有的约束都没出错。仁者见仁智者见智吧。

timchen0716

异步的第一级不需要检查setup和hold，因为异步很可能出问题。
至于no timing check 有几种方法，假设使用ncverilog，vcs也有同样命令：
1.如果希望仿真报告violation，可以在仿真器中加入define +ncno_notifier。
2.如果不希望仿真报告violation，可以在sdf删除针对第一级flops的timing check，或者使用系统函数$disable_waring();

timchen0716

对于异步电路的第一级是不能检查timing violation，第二季开始一定要开始检查。
至于删除timing check根据需求可以有以下方法，假设使用ncverilog。
1. 如果希望ncverilog报告出violation，但是出现violation不出现x状态，可以在加入定义+ncno_notifier
2. 如果不希望ncverilog报告violation，可以在sdf文件中删除对应flop的timing check，或者使用系统函数$disable_warning