我现在是用verilog写测试激励,调用vhdl rtl代码?在verilog激励里面加了这三句话,打印出vhdl波形还要加什么吗?
initial
begin
$fsdbDumpfile(abc_test.fsdb);
$fsdbDumpvars(0,abc_test);
$fsdbDumpflush;
end
我现在是用verilog写测试激励abc_test.v,调用vhdl rtl代码abc.vhd及子模块?在verilog激励里面加了这三句话,打印出vhdl波形还要加什么吗?
initial
begin
$fsdbDumpfile("abc_test.fsdb");
$fsdbDumpvars(0,abc_test);
$fsdbDumpflush;
end