FPGA如何截位提高系统精度？

g280045620 · 发表于 2011-10-18 17:43:13

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结构就是这样的简单点的 16组两路16bit数据相乘 =32bit 截成16bit
这16bit延时一个单位自累加17bit 截位成16bit 输出作为一个成数再和另外的一16bit输入信号相乘，结果截16位再两两相加得结果
其实就类似变系数的fir
我目前的处理方式是采集数据查看范围来截取固定的位数和判断高位是否有数据来防溢出，但是这样系统精度稳定性不好！
听说有一种类似移动截位思想，不知道是怎样的，对我这个结构试用吗？具体怎么个思路，特点是后边的加法后再后边的乘法那里的处理。。
求前辈高人指点。。。
先谢了

speedUp · 发表于 2011-10-18 17:47:22

MARK~

henry_hh · 发表于 2011-10-18 22:08:45

在计算过程中不截位，只在最后输出作截位，需要占用更多的资源，影响系统性能。

g280045620 · 发表于 2011-10-19 09:13:07

是计算过程中就截位了！

sultan · 发表于 2011-10-19 09:27:14

做个四舍五入吧，或者做个dithering

tian2tian74 · 发表于 2011-10-19 12:58:39

学习了，有难度

g280045620 · 发表于 2011-10-19 13:56:15

回复 5# sultan

四舍五入有做，“或者做个dithering”这个是啥意思能详细说一下吗？
谢谢

g280045620 · 发表于 2011-10-20 15:54:45

高手指点下！

我也要当学术帝 · 发表于 2015-11-30 19:29:33

计算过程中截位么？有大神能具体讲解下么

[求助] FPGA如何截位提高系统精度？

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