时钟之间的相互干扰问题

asyou · 发表于 2011-10-13 17:06:27

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FPGA的专用时钟脚一般都是成对出现，两个引脚一般靠的很近，这样就有一个问题，这两个相邻引脚输入的时钟之间的相互干扰的问题，我现在就遇到了这个问题，如果把其中一个引脚移开，则系统工作正常，如果放到这一对引脚上，就会产生干扰问题，系统有一定概率出错！我想FPGA它这样布局，一定有它的道理，那么我在设计上应该注意哪些问题，以避免干扰的问题呢？

john3851 · 发表于 2011-10-13 17:52:21

回复 1# asyou

你确定是干扰吗，用示波器库看一看时钟波形，频率准确度，高低电平电压值，波形是否扭曲

alenww · 发表于 2011-10-13 18:44:07

FPGA的时钟管脚如果是单端输入，则n端只能当普通管脚使用，不能再接时钟的

chongyang1999 · 发表于 2011-10-13 20:02:33

用差分时钟应该没什么问题吧。

asyou · 发表于 2011-10-14 09:01:18

“FPGA的时钟管脚如果是单端输入，则n端只能当普通管脚使用，不能再接时钟的”
学习了，不过，像Altera的时钟切换功能，它需要两个时钟成对才能切换啊，要嘛就是一端输入的是PLL出来的时钟！
干扰肯定是有的，只不过限于设备，从示波器上不能看得出来，但是我是与视频相关的系统，可以从显示上看出！

alenww · 发表于 2011-10-17 10:09:51

回复 5# asyou

FPGA上有很多时钟输入管脚可以使用，所以可以把多个时钟约束在非相邻的时钟管脚上。
另外时钟切换要注意边界毛刺给系统带来的不确定性，要做切换电路。

asyou · 发表于 2011-10-21 14:08:36

现在我把被干扰的时钟进PLL后解决了问题！

shorestly · 发表于 2011-10-21 15:48:18

看你的时钟是多高的呀，一般时钟输入都是差分的吧，比如lvds

asyou · 发表于 2011-10-21 17:16:43

时钟比较高，150M左右！

atomdust · 发表于 2011-10-21 22:29:31

全局始终PAD都是成对出现的，而且在FPGA内部是共享时钟网络到内部寄存器的，所以如果是单端时钟的话，只能使用p端，而不能使用n端。

[讨论] 时钟之间的相互干扰问题

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