求教，verilog里面能在if语句中使用assign吗

john3851

一段逻辑这样写编译不过：
if(xxx)
assign aa = bb;
else
assign aa = cc

如果写成
assign aa = (xxx) ? bb : cc
就能编译过。

IC狂人

assign 用于连续赋值语句，if-else用于RTL级描述中，被赋值的变量都是reg类型。
reg类型赋值分blocked和nonblocked，即=和<=，不需要再使用assign

john3851

回复 2# IC狂人


    谢谢，不过我程序里的aa是wire型的，需要用assign来赋值，就像这样的逻辑只能用（）？xx:yy这种形式吗，如果逻辑复杂这种形式的代码可读性很差，还是if else代码比较清晰。

rice973

if... else...不能用在程序块外八，要用在initial 或者always里面

john3851

回复 4# rice973


    那么实现我的程序只能有(xx) ? bb : cc 吗?

liu2406

这。。。。always里面定义成reg型，assign定义wire型。。。

george.chen

verilog 中可综合的只有always 和 assign两种语句，if。。。else只能用在always语句块里面，

chlor

要想用if-else，得这样：
reg aa;
always @(*)
  if(xxx)
    aa = bb;
  else
    aa = cc;
综合的电路都一样。

hegelwks

试过，不行，建议楼主自己也试一试

john3851

谢谢大家了