求教，verilog里面能在if语句中使用assign吗

octcj111

要在always块里面

cnasic@163.com

没这样用过。

zjl840928

reg aa;
always @(aa or bb or cc)
if(xxx)
aa = bb;
else
aa = cc;

等价于
wire aa;
assign aa = (xxx) ? bb : cc;

zjl840928

reg aa;
always @(aa or bb or cc)
if(xxx)
aa = bb;
else
aa = cc;

等价于
wire aa;
assign aa = (xxx) ? bb : cc;

wang09123

不行，这样综合过不了的

13572185776

   

assign 用于连续赋值语句，if-else用于RTL级描述中，被赋值的变量都是reg类型。
reg类型赋值分blocked和no ...
IC狂人 发表于 2011-9-29 10:02

                               
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larlyii

同意8楼~虽然定义的是reg型~但综合出来还是组合逻辑

huizi0711

肯定是不行的啊
Verilog里面几个进程是并发执行，不能是包含关系
initial
always
assign
task
这三个必须得单独做为一个进程

higoogle

reg aa;
always @(*)   //// 要写成*   否则易错
if(xxx)
aa = bb;
else
aa = cc;

等价于
wire aa;
assign aa = (xxx) ? bb : cc;


都是组合电路     不会产生寄存器
第一个写法之所以写成 reg  aa 是因为语法要求always里面被赋值的必须是reg，综合出来是wire

VideoIC

呃。。。建议楼主先看看Verilog的书