smic 65nm数字库的问题?

yuluw2004 · 发表于 2011-9-27 14:41:15

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刚用smic 65nm的工艺,
把它的标准单元gds导入后发现, 发现很基本的DRC错误,比如NW without N+ pickup(pmos)
nmos接地的地方也没有psub之类的,
有遇到这种情况的吗?
都是如何解决的?

zh1898 · 发表于 2011-9-27 16:22:11

回复 1# yuluw2004

应该是65nm的std lib有单独的well tap cell可用,每个std cel自身没有带well tap tie，查一下std lib的data sheet.

yuluw2004 · 发表于 2011-9-27 16:35:16

回复 2# zh1898

还真是你说的那样，
谢谢！
加它们也跟填fill似的？

zh1898 · 发表于 2011-9-27 16:44:47

回复 3# yuluw2004

加well tap与加filler有些不一样，前者有一定要求和方法，要求如-maxGap，在data sheet应该给出，方法可在soce ug里可以查到；后者则没什么要求，有空就加即可

chris_li · 发表于 2011-9-27 19:38:17

回复 zh1898

还真是你说的那样，
谢谢！
加它们也跟填fill似的？
yuluw2004 发表于 2011-9-27 16:35

登录/注册后可看大图

不完全是，有rule的，有的要求在头尾，有的要求每隔一段距离插。

icfbicfb · 发表于 2011-9-28 00:02:13

welltap cell，

addWellTap，
icc里面是 add_tap_cell_array XXX

这种带tap的std cell，单独做drc/lvs肯定不过的，
lvs也包 vdd，vss floating，某个net对不上，
只有当两边有tap 上去的时候，才能pass

tapcell一般管理一定范围区域，比如55~60um，直到28nm的时候还是这样
因此只要隔一段距离加就行了，

fhy420462303 · 发表于 2012-12-4 20:45:31

回复 6# icfbicfb

版主请教下咋样设置tap_cell的垂直距离，我的tap_cell的垂直距离不够老报错咋办呢？？？这个应该咋样设置？？？？急急急！！！拜谢！！

胡兵 · 发表于 2014-11-11 16:45:25

学习了用simc65nm工艺才发现这个问题

IC后端 · 发表于 2014-11-12 22:33:01

现在大多数的工艺都是tapless的工艺吧，你50um加一个应该不会有问题

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