设为首页收藏本站

eetop公众号

创芯大讲堂

创芯人才网

切换到宽版

手机号码，快捷登录

创芯云服务 : 创芯大讲堂 | 创芯人才网 | 数字IC职业培训 EETOP诚邀线上IC培训讲师!

搜帖子

EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › 影响FPGA设计中时钟因素的探讨

发新帖

查看: 1829|回复: 8

[资料] 影响FPGA设计中时钟因素的探讨

发表于 2011-9-20 22:38:27 | 显示全部楼层 |阅读模式

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

一些基本的时序概念和一般设计中需要考虑和处理的基本时序因素。

影响FPGA设计中时钟因素的探讨.pdf

260.68 KB, 下载次数: 45 , 下载积分: 资产 -2 信元, 下载支出 2 信元

相关帖子

回复

发表于 2011-9-21 00:23:01 | 显示全部楼层

bucuo,henhao

回复支持反对

发表于 2011-9-21 00:36:36 | 显示全部楼层

大家可以讨论一下嘛

回复支持反对

发表于 2011-9-21 09:44:50 | 显示全部楼层

不错，谢谢

EETOP创芯人才网职位发布入口

回复支持反对

发表于 2011-9-21 12:28:17 | 显示全部楼层

thanks!!!!!!!!!!!!!!!!!!!

EETOP创芯人才网简历投递入口

回复支持反对

发表于 2011-9-23 14:30:47 | 显示全部楼层

thanks!!!!

EETOP创芯人才网职位发布入口

回复支持反对

发表于 2011-9-27 08:48:44 | 显示全部楼层

Thanks.

EETOP创芯人才网简历投递入口

回复支持反对

发表于 2011-9-27 13:05:20 | 显示全部楼层

顶一下

EETOP创芯人才网职位发布入口

回复支持反对

发表于 2011-9-27 16:44:23 | 显示全部楼层

不错，学习了

EETOP创芯人才网简历投递入口

回复支持反对

发新帖

高级模式

B Color Image Link Quote Code Smilies

您需要登录后才可以回帖登录 | 注册

本版积分规则回帖后跳转到最后一页

关闭

站长推荐 /1

小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号京公网安备:11010502037710 )

GMT+8, 2024-11-6 08:08 , Processed in 0.021615 second(s), 8 queries , Gzip On, Redis On.

eetop公众号

创芯大讲堂

创芯人才网

快速回复 返回顶部 返回列表