如果后仿结果和前仿不一致，应该考虑如何dbug

bloodtea · 发表于 2011-9-19 14:35:30

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如果后仿结果，和前仿的结果不一样，一般该考虑如何debug啊。
使用的VCS，后仿的时候，内部的信号都看不到了。
有经验的人传授一下自己的经历，不胜感激~~

gaurson · 发表于 2011-9-20 13:30:25

先看时序分析的报告，看看有没有时序违例的地方，也可以看看仿真报告，一般会提示那些信号之间出现时序违例，然后再考虑后面的做法，是优化代码还是优化测试平台的激励，可以把激励创造的带一些延时来模拟实际的情况，不过这不是最好的办法。

never_lazy · 发表于 2011-10-2 22:05:30

建议点进去，一直到reg类型信号，再通过wire把该信号拉出来，就可以抓波形debug了，写测例时要考虑前仿、后仿测例的兼容！

ljxpjpjljx · 发表于 2011-10-4 11:19:09

可以看模块接口的地方,一般都不会改变名字的!

amplifier_bias · 发表于 2020-3-24 14:23:50

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