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[求助] 后仿时出现的负沿检查是什么

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发表于 2011-9-17 00:57:34 | 显示全部楼层 |阅读模式

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各位,
      我在做后仿的时候,发现有一种检查是对negative timing check,不知道这是什么意思。我在查带有这种信息的标准库,发现其中一个系统函数$setuphold(),不知道它具体是如何检查setup和hold time的。请大家指教。
发表于 2011-9-19 08:40:44 | 显示全部楼层
setup的检查在时钟沿之前则为正,如果setup检查在时钟沿之后则为负;
hold的检查在时钟沿之后为正,如果hold检查在时钟沿之前则为负。
详细信息可以参考verilog文档或者仿真工具的手册。
发表于 2011-9-19 09:33:50 | 显示全部楼层
实际上都和timing check 有关,楼主可以先看看pt的概念!
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