在ISE中，RTL综合图中的连线有的是实线，有的是虚线，分别代表什么呢？

yanzhengkuaile · 发表于 2011-9-8 11:10:20

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如题，刚才没说清楚。

lstarsoul · 发表于 2011-9-8 19:19:41

编码风格不规范吧，顶层文件中只实例化子模块，不要有连续赋值语句和过程赋值语句等，一般就不会出现虚线。

yanzhengkuaile · 发表于 2011-9-9 12:46:29

回复 2# lstarsoul

我后来观察了的，好像不是这样的哦，子模块连接到模块外部引脚的就会是虚线，在内部连接没有出来的就是实线。不知道跟你说的是一个意思吗

dddk · 发表于 2012-10-12 11:23:24

我也有这个疑惑，有没有官方说法？谁给个权威解释吧，多谢

1559638992 · 发表于 2012-12-28 20:33:06

解决没，我也是这个情况，系统时钟clk一直都是虚线，状态机有两个输入引脚是实线，有两个是虚线，后一级模块中rst_n是虚线，第一级是实线

lee2008 · 发表于 2012-12-29 00:52:26

虚线需要还有其他连接双击就会出现其他连接线直到出现实线代表所有这个pin的信号连接全部显示出来

1559638992 · 发表于 2013-1-5 21:32:32

我双击过，没显示实线

zhangqimin · 发表于 2013-9-2 21:58:42

如楼主所说，在综合后，确实是链接到模块外的线为虚线，模块内部链接为实线。

[求助] 在ISE中，RTL综合图中的连线有的是实线，有的是虚线，分别代表什么呢？