统计一下大家项目中的布局密度

chengroc · 发表于 2011-9-7 11:01:02

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希望大家能分享一些经验数据

先说我的
工艺 tsmc 0.18
布线资源 4层metal, 7 track
placement density 62%

icfbicfb · 发表于 2011-9-7 12:47:00

这个不好说，和工艺，lib， metal stack 层数都有关系，

一般来说.18um 左右的80% 利用率， 85%也行，

90nm一下的要小些， 60~75% 就不错了，

icfbicfb · 发表于 2011-9-7 15:24:19

对， 7/9/10 track std cel lib 是说std cell的height，一般为metal 2 pitch的整数倍，

7track是7 倍metal 2pitch的意思

track越多， power rails 宽度越大，电源供应越多，单元速度越快，

icfbicfb · 发表于 2011-9-7 15:24:28

对， 7/9/10 track std cel lib 是说std cell的height，一般为metal 2 pitch的整数倍，

7track是7 倍metal 2pitch的意思

track越多， power rails 宽度越大，电源供应越多，单元速度越快，

aa2263910 · 发表于 2011-9-7 19:23:47

65 一般不高过75％

aa2263910 · 发表于 2011-9-7 19:24:28

65是指65nm

icfbicfb · 发表于 2011-9-7 23:20:46

也不能这么说，和你的metal stack 有点关系

我上次做了个1p9m ,的block， 65nm的到了90% 还能布线通过

布线有时候和rtl 的质量还有点关系，比如综合出来多fanin 的cell不多，也就好办，
有的design 利用率不高也布线不通过，很烦的，

xtfcy · 发表于 2011-9-10 14:46:35

SMIC .18 80%左右

farren · 发表于 2011-9-10 15:26:52

我的65也到90了.

hawkz · 发表于 2011-9-14 09:26:56

小项目或者Block level经常90%~95%的飘过，这东西不但看Density，还看Routing资源，Metal层数很重要。

不过大家伙尤其是Hierarchical的Top-level，还是控制在80%以下，数据通道和ClockTree难搞定，一般不敢太挑战high Utilization。

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