数字clock generator 怎么做？

lhlhualin

用Verilog/VHDL实现一个clock generator
。 要求如下：

a、实现2分频和4分频

b、使两个输出时钟的skew尽可能小

c、受外部噪声影响后，该电路功能可以自行恢复

我只想到用计数器来实现。满足a，但b来说也差不多能满足吧，但c我不知道怎么做才能满足，谁有更好的方法，帮帮我！

jsyzzxiaomin

如果不是一定要用异步，尽量用同步，不是用计数器分频，而是用计数器作为触发条件；
如果非用不可，用PLL啊～

lhlhualin

回复 2# jsyzzxiaomin


    他要求  用verilog描述实现，我理解肯定是不用PLL吧！  pll是能满足分频要求，但功耗比较大
上面题目中的要求 我理解是用数字时钟方案解决   不知道还有什么好方法

vipld

reg[1:0];
always@（posedge clk or negedge reset）
if（！reset）
count<=0；
else
count<=count+1；
wire clk2,clk4;
assign clk2=count[0];
assign clk4=count[1];  你说的几点都满足 并且有自动恢复功能

pzc007

怎么自动恢复呢？没看出来呀！

lhlhualin

回复 4# vipld


    我理解也是这样做的  但是第3点    一旦干扰他肯定跳错呀    时钟采样让不就错了吗

vongy

怎么自动恢复呢？没看出来呀！
pzc007 发表于 2011-8-29 21:59

                               
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计数器计数值：0 -1-2-3，就算有一次计错了，0-1-3，但接下来就会变成是0-1-3-0-1-2-3-0-1-2-3