在进行verilog 转 cdl的时候报错～

sages · 发表于 2011-8-22 10:16:17

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使用命令转换v2lvs-v ***.v -o ****.cdl -l smic13g.v -s smic13g.cdl -s1 VDD -s0 VSS的时候报错

Warning: Positional call to undeclared module FILL1 in filter - pin order will match verilog call

这样在calibre中进行LVS就会出现

No matching ".SUBCKT" statement for "FILL64" at line 1448 in file ".../filter.cdl"的错误

strivenbu · 发表于 2011-8-22 10:20:23

verilog里不要加那些FILL之类和功能无关的cell~去掉就可以了

zhou_charles · 发表于 2015-12-28 23:30:24

shide，这样应当没有问题！

曦玄 · 发表于 2015-12-29 14:02:05

回复 3# zhou_charles

四年前的帖子，诈尸？

[求助] 在进行verilog 转 cdl的时候报错～