RTL图中的加法器

sunyuanxin · 发表于 2011-8-17 15:40:08

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用Xilinx ISE13.1综合出来看RTL图，有好几个加法器和比较器没有和其他模块连接，只是空着放在那里，看不出来输入信号是从哪里来的，输出信号又传到哪里去，更看不出来这些信号是多少位。求高手给予解答。

pkuwanfang · 发表于 2011-8-17 16:10:57

需要解答什么？发图上来看看

sunyuanxin · 发表于 2011-8-19 16:38:54

也就是说，为什么会综合称这种结果？这种综合结果会不会影响到系统提供的运行？如果会影响到系统运行的话，有什么方法可以避免这种综合结果？你要RTL图？我看看能不能拷出来，估计比较困难。因为公司涉及到保密的问题。

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