模块中有一个主时钟clk，由于SRAM是下降沿的，时钟用了!clk

staceyhoney5 · 发表于 2011-8-10 21:06:03

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模块中有一个主时钟clk，由于SRAM是下降沿的，时钟用了!clk，如果只声明clk为时钟信号，astro不会将!clk当作时钟信号处理。那么我是不是应该在时钟树综合的时候将clk和!clk都做上时钟树呢，相当于两个时钟？还是DC综合的时候就应该设两个时钟

陈涛 · 发表于 2011-8-10 22:47:50

astro不会那么傻吧？

zhangds · 发表于 2011-8-13 20:19:19

thanks for your answer

staceyhoney5 · 发表于 2011-8-19 13:30:52

回复 2# 陈涛

谢谢陈版主：
原来是make macro的时候pin不在cell boundry上，而在cell里边，没认出这个clock pin来，囧。

[求助] 模块中有一个主时钟clk，由于SRAM是下降沿的，时钟用了!clk