数字电路综合后做Hspice仿真观察电路突然出现要变，为什么？

andrewv · 发表于 2011-8-10 10:45:03

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详细情况如下：
小弟对数字版图做了DC综合后，将网表转为晶体管级进行后仿，观察瞬态电流的情况。但是发现一个不解的现象，就是当达到某一时间段的时候，平均功耗突然发生了跃变，平均功耗整体急剧上移，但是检查代码设计时和网表时并没有观察到可能存在的直通通路，系统又采用了门控设计，求教达人可能存在的原因有哪些，小弟实在不解啊。请大虾们指点。

andrewv · 发表于 2011-8-10 10:56:10

补充一下平均功耗上移刚好出现在状态机控制编码模块发送数据的时候
但是在状态机在控制解码器进行解码的时候，功耗又是正确的（与DC报告的功耗基本一致，在同一个数量级上）
解码器和编码器的功耗又差不多

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