数字版图如何做LVS验证

kinglij

具体步骤如下：
1、用Encounter生成了gds和verilog文件
2、将gds用icfb导入，并与标准单元相merge生成了完整的版图。
3、用v2lvs命令将verilog转成cdl（v2lvs -v top.v -o top.cdl -s standard.cdl -s0 VSS -s1 VDD）
4、利用第二步生成的完整的版图和第三步产生的cdl网表做LVS
现在遇到的问题是：
1、port数完全不对。在版图里面打了上百万个lable，但是网表里只有几十个
2、nets数完全不对。网表比版图也多了几十万条
3、instance数也不对。
4、property也不对。
尝试着在版图中把没用的lable全部删掉，lvs结果显示port数一致了，但是net数还是差了几十万....

快抓狂了，片子马上就要流出去了，但是这部分lvs始终过不了，急求高手指点

icfbicfb

别急啊， lvs千万不能急的，有时候头脑清醒的时候做比较好，

port不应该是百万个吧， label也不一定是port， 看runset对 port的描述，
如SMIC 是 metal text 层标port，  TSMC 是 metal pin layer，

port对了再说，

property 这个不是特别重要，

你是opus里面能启动calibre RVE 么，可以看看具体报告时哪里匹配不上，
通常lvs netlist要改很多的，
global信号， virtual connect， runset的修改，
case比较等，

kinglij

回复 2# icfbicfb


    谢谢仁兄哈..只是不知道具体来说netlist中会改哪些东西呢？比如你说的global，是要将VDD 和VSS作为global么？

1249068807

遇到类似的问题

kinglij

回复 4# 1249068807


    有没有好的解决方法？

icfbicfb

这个要具体看的，  你把report 发给我看看吧，

damonzhao

回复 1# kinglij


    先在layout上打上VDD VSS的label，然后再做LVS验证

LVS验证也可以进行ignore pin的方式处理

rfid_sh

回复 1# kinglij

是不是在stream in时，standard cell gds中的poly层不对？
确定一下是GT还是GP?

kinglij

回复 7# damonzhao


    VDD 和VSS都打过的。如果ignore pin，那是不是所有的pin都会被忽略？

kinglij

回复 8# rfid_sh


    刚查了，是GT哈