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查看: 3127|回复: 3

Verilog实现双跳变沿触发的设计

发表于 2005-10-4 19:43:04 | 显示全部楼层 |阅读模式

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我欲设计一FIFO,满足在同一个时钟的上升沿和下降沿均能写FIFO ,请问用Verilog该如何实现?

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发表于 2005-10-5 11:39:29 | 显示全部楼层

Verilog实现双跳变沿触发的设计

这个没有接触过，如果写出来是可以综合的吗？ DDR貌似就是这样的，但是要用特殊的双延触发寄存器吧～
我感觉这种地方例化双延触发器移植性应该更好吧～

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楼主| 发表于 2005-10-14 08:43:59 | 显示全部楼层

Verilog实现双跳变沿触发的设计

高手能不能随便给我一个在时钟上下降沿同时触发的例子啊

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发表于 2005-10-16 18:52:08 | 显示全部楼层

Verilog实现双跳变沿触发的设计

两个DFF，一个用上升沿触发，一个用下降沿触发，输出用mux。
对你想实现的FIFO，采用类似的实现方式。

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