初学 verilog 求助

xidianty · 发表于 2011-7-13 09:18:01

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

本帖最后由 xidianty 于 2011-7-13 10:00 编辑

本人学verilog 差不多一个多月了，现在要做个项目，差不多就是实现两点之间的ARQ，我想着肯定要用到buffer了，所以我搞了一个fifo先入先出，想着以后重传用，但现在模块组织有点问题，我想着顶层模块就是给fifo发送数据，同步时钟，清零灯，然后有两个底层模块，一个是 fifo，另外一个相当于接收端，从fifo中读出的数据发送到接收端，然后接收端进行相应的操作等，但是我查看资料发现模块的组织规则都是顶层和底层的操作，两个底层之间的操作都没有，就是我不确定两个底层模块能不能相互通信？求高手帮忙，模块应该怎么组织？或者说如果我的想法合理的话，给个两个底层模块互联的代码，伪代码即可!!谢谢了！！！！！

rice973 · 发表于 2011-7-13 09:55:31

"两个底层之间的相互通信问题都没有，就是我不确定两个底层模块能不能相互通信？"矛盾的2句话啊。。
一般来说，顶层只包含各个模块的例化，具体实现都放在下一层，最好的差错手段就是仿真啊，用modelsim一步步看，总能发现问题的。。。

JUNJUN421 · 发表于 2011-7-13 14:40:58

做下仿真就看出来了。对你说的也是有点迷惑。详细说明下你的设计需求，大家会更明白的。

annayang · 发表于 2011-7-13 19:37:11

要实现两个底层模块之间的通信可以将这两个模块放在同一个层次下并进行例化，例化的时候注意相互间的信号传输，多参考一下模块例化以及层次化设计的教程。

lhlhualin · 发表于 2011-7-13 22:07:02

多看书自己仿真实验很快就会了

[求助] 初学 verilog 求助

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

相关帖子

浏览过的版块

站长推荐 /2