always组合逻辑的问题

chlor · 发表于 2011-7-5 13:06:28

前面的always @（。。。）变成always @(negegdge rstb or posedge clk),
=变成 <= 不就成寄存器实现了么。

Guanming1234 · 发表于 2011-7-5 17:34:54

想问一下楼主，你的din也是一位2进制的数吗？这样是不是和下面的一种情况矛盾呢？

tzgqll · 发表于 2011-7-6 11:06:45

应该会违反coding style吧

562332956 · 发表于 2011-7-6 11:55:14

不光是生成LATCH的问题，关键是组合反馈了。

alenww · 发表于 2011-7-6 14:28:44

这种写法不好，verilog2001支持always@（*）的写法，会将always块中使用的全部信号都列在敏感列表中，这样写防止出错

xiaocanmeng · 发表于 2011-7-21 00:55:41

如果全部条件不满足时，输出dout是不关心的值得话，随便赋一个值1 or 0 or x。
否则肯定综合出latch

wxx116zh · 发表于 2011-7-21 08:40:53

觉得也应该会综合成锁存器，最后一分支，就看有没有必要将dout值重新赋值dout。

crazyraul008 · 发表于 2011-7-21 10:41:49

1. 会违反coding style。
2. 就是最后这个条件违反了coding style。要明确的是，是否有锁存器不是由敏感列 ...
acgoal 发表于 2011-7-4 16:07

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解释得非常准确！

sonicsun · 发表于 2011-7-22 10:40:15

1、组合逻辑里面没有锁存
物理上组合逻辑就是一堆门用线连起来，输入和输出相同其实就是一根线不通过任何门电路
如果加上判断条件才直通也就是传输门。
2、敏感列表里面有个d信号没有用到。
3、verilog-2001里面支持 always@(*)写法，可以不用添加敏感列表。

guoyu · 发表于 2011-7-22 11:23:20

还有一种SystemVerilog的写法：always_comb @ *

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