always组合逻辑的问题

追天鹅的青蛙 · 发表于 2011-7-24 01:46:56

不会有LATCH的生成, 但是有是组合回路了，DC STA基于时序的工具在这个地方都会出问题

没有最后一句就会生成 LATCH。

你可以用DC跑一下

always @(rst or d or q5)
begin
if(rst)
q5 =d;
else
q5=q5;

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straylol · 发表于 2011-7-25 11:18:55

最后一句会导致综合工具综合出Latch！～Latch一般不提倡使用吧，不利于时序分析和DFT设计！～

lhlhualin · 发表于 2011-7-25 12:44:17

建议你还是多看看书，这方面教材很多·····verilog

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[讨论] always组合逻辑的问题