用PT进行STA时生成sdf时出现setup和hold的和为负是怎么回事

chibijia · 发表于 2011-7-1 22:16:17

能有人解答！

陈涛 · 发表于 2011-7-1 23:51:11

10楼里已经有建议了！

bingling512 · 发表于 2011-7-12 14:15:44

不用太care的，负沿时即使写出来了，在仿真时大多没有使用（直接用0替代了），如果sdf里面不想写负沿时出来可以试试加上 -no_negative_delays，这样在写sdf时负数会直接用0替换。

如果负沿时用0替代，这样的话后仿时出现violation的时间窗口就更大了，比实际情况要严格，所以仿真没问题的话应该是没有问题的。

另外，新版本的仿真工具在这方面已经在改进了，可能已经能够对负沿时进行处理了，这个可以查查工具手册。

chibijia · 发表于 2011-7-12 22:51:36

谢谢楼上的解释，只是想知道是什么原因，应该是库的原因吧。

lishaojungu · 发表于 2011-7-13 11:13:44

谢谢分享

1359784773 · 发表于 2011-7-13 22:32:18

回复 10# 陈涛

对于某个timing arc，它的setup或者hold可以为负，这是为什么呢？

ZHZIC · 发表于 2020-11-14 10:08:07

最近也遇到这个问题，学习一下

mguo · 发表于 2022-1-24 21:16:28

最近也遇到了这个问题，请问最终解决了吗

[讨论] 用PT进行STA时生成sdf时出现setup和hold的和为负是怎么回事

站长推荐 /2