时钟边沿采样

hellocai · 发表于 2011-6-25 13:08:19

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用一个时钟的上沿或下沿采样信号不能一会儿用上沿一会儿用下沿如果既要

用上沿又要用下沿则应分成两个模块设计建议在顶层模块中对Clock做一非门

在层次模块中如果要用时钟下沿就可以用非门产生的Posedge Clk_ 这样的好处是在

整个设计中采用同一种时钟沿触发有利于综合基于时钟的综合策略

请教，这段话时什么意思啊？如果既用时钟上升沿又用时钟下降沿有什么不好的地方？

zywang · 发表于 2011-6-25 14:27:38

不可以先倍频，然后都用上升沿吗？

hellocai · 发表于 2011-6-25 14:43:32

可以先倍频都用上升沿，但是为什么不能既用上升沿又用下降沿

acgoal · 发表于 2011-6-25 17:30:04

这段话的意思是表示，可以用上升沿和下降沿的。不是你说的不能用。下面这句就是这个意思：
“如果既要用上沿又要用下沿则应分成两个模块设计建议在顶层模块中对Clock做一非门”。
但是你又发现这句话：“用一个时钟的上沿或下沿采样信号不能一会儿用上沿一会儿用下沿”，可能理解上有矛盾。
真正意义是这样的，verilog描述的时候不要上升沿和下降沿都用，如果要用下降沿，那么把时钟先取反，这样就可以用取反后时钟的上升沿，和原时钟的上升沿（实际上还是原时钟的上升沿和下降沿）来采样。
之所以这么做，是因为后端的时钟树要做到延迟均衡，所以把时钟设计和RTL逻辑模块区分开来，便于后端对时钟模块做专门优化。

hellocai · 发表于 2011-6-25 21:18:41

thank you,acgoal

huanguestc002 · 发表于 2011-6-26 15:20:12

DDR 不是用的双沿嘛

orlye · 发表于 2011-6-26 20:59:40

不好的地方多了。
设计上，比方说，第一级是上升沿，第二级是下降沿，第三级是上升沿……现在你发现设计有误，需要在第一、二级之间加一级存储，你说该用上升沿好还是下降沿好？
混用的电路能跑的最高频率，非但跟时钟频率有关，还跟占空比有关，结果会复杂到没法做。

hqhjj · 发表于 2011-6-28 12:29:57

用到一个时钟的两个沿会增加综合的难度

[讨论] 时钟边沿采样

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