为什么我的Buffer的输入和输出之间有延迟啊，如图

hujiuyun2009 · 发表于 2011-6-27 13:05:05

如果你的输入阶跃信号较小的时候，这时候是线性响应时间起主要作用，如果输入阶跃信号比较大的话，SR的会影响到建立时间

samuelyou · 发表于 2011-6-30 17:34:19

你这种情况应该是属于SR限制

woodkey · 发表于 2011-7-1 09:18:37

没有延迟就不正常啦，设计delay单元的岂不要哭了呵呵

woodkey · 发表于 2011-7-1 09:20:28

没有延迟就不正常啦，设计delay单元的岂不要哭了呵呵

Chul · 发表于 2011-7-14 21:55:59

学习！

lovexxnu · 发表于 2011-7-15 03:40:16

回复 twfly

增大输入管的尺寸肯定不会影响Iss啊，个人觉得还是SR的问题，与GBW没多大关系，但是还 ...
yj530966074 发表于 2011-6-25 11:19

登录/注册后可看大图

GWB影响小信号，SR影响大信号，你图里面明显是算的大信号延时，当然SR占主导

mayongwang · 发表于 2011-7-15 16:03:04

分析一个电路有两种方法：小信号模型和大信号模型。都是电路在不同情况下的近似，带宽是小信号模型下得到的指标，而大信号下是要看SR的，也就是电容充放电的速度。

道声勿念 · 发表于 2023-10-26 10:07:49

17楼正解了

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