关于insertion delay的问题【已解决】

dreamylife

回复 3# 陈涛


   所以想问下，insertion_delay在hierarchy的design中规定非0的最小值，是不是为了balance其他的module的skew啊？？？谢谢！

wxy_jack

ikey 发表于 2013-4-8 15:00
貌似没有看到完全回答问题的回复，而且回帖中的提问也没有回复，请问lz为什么把题目换成【已解决】呢？呼吁 ...

时钟延迟有两种类型：网络延迟（network latency）和源延迟（source latency）。
网络延迟是指从时钟定义点（create_clock）到触发器时钟引脚的延迟。
源延迟，也称为插入延迟（insertion delay），是指从时钟源到时钟定义点的延迟，源延迟可能代表片上或片外延迟，对于hier设计，block与block之间从top来看，到达的clock delay不一致，想做平的话就需要加insertion delay为正或者负来控制。