关于insertion delay的问题【已解决】

damonzhao

回复 10# tommy861126


    那就得考虑source latency

陈涛

反了吧？
在没有PLL时，有时需要考虑clock的source latency
一般在有PLL时，可以不计source latency，因为时钟经过PLL锁频后，除了频率以外，与参考时钟就没什么关系了。如果考虑PLL的de-skew，则另当别论

ikey

貌似没有看到完全回答问题的回复，而且回帖中的提问也没有回复，请问lz为什么把题目换成【已解决】呢？呼吁大家都尽量严肃一点，毕竟这是我们自己的交流空间，对自己也是一种负责任的态度。
    Insertion delay是指clock root pin和flip flop的clock sink pin之间的延时。CTS为了min skew,会插入clock delay,从而产生insertion delay, 一般试图找到min latency，CTS算法目标就包含获得一个min latency.

    我们需要最小的skew来得到更好的timing，但是关心min latency如何能得到chip更好的performance呢？

    详细说下，如果你有两个flops，为了满足capturing flop的setup要求，我们会试图使得第一个flop的clk-q延时最小。
    同样的，当你有两个blocks或modules，而且它们之间有interacting，我们会试图使得insertion delay小，来满足第二个块的第一个flop的setup.为了方便理解，在这里你可以把这两个块分别“看成”两个flops。

    简而言之，当两个moudles/blocks相互作用interacting时,min latency有用，可以帮助时序收敛。

zzjseu

回复 13# ikey

"详细说下，如果你有两个flops，为了满足capturing flop的setup要求，我们会试图使得第一个flop的clk-q延时最小。"

这一段看不懂。什么是capturing flop 啊？其setup要求有什么特殊之处吗？clk-q 又是什么啊？

Rucas

我的问题和13楼的一样，希望ikey能帮忙解答，谢谢！

ikey

回复 14# zzjseu


    "详细说下，如果你有两个flops，为了满足capturing flop的setup要求，我们会试图使得第一个flop的clk-q延时最小。"

这一段看不懂。什么是capturing flop 啊？其setup要求有什么特殊之处吗？clk-q 又是什么啊？

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对于reg2reg，check timing。ff也可以叫reg。
第一个ff叫launching flop,第二个叫capturing flop，你可以理解成发射和接收ff。
clk-q是一个timing arc，从ff的clk端（时钟）到其的q端（输出）。
setup的要求详细请参考陈大大的基础知识帖。

jr3749352123

这个帖子 讨论的内容很好呀，顶一下

小小灵魂208

DC man set_clock_latency 有这样一句话：
“Clock source latency (also called insertion delay) is the time it takes for a clock signal to propagate from its actual ideal  waveform  origin point  to  the clock definition point in the design.”
但 DC的 lab4 中关于clk有这样一句话：
“The maximum insertion delay from the clock port to all the internal and external register clock pins is  300ps +/- 30ps .”
Lab给的约束是:set_clock_latency -max 0.3 [get_clocks clk]
为什么不一样啊？

522526tl

回复 12# 陈涛

不太明白，即使有了PLL 那从PLL出来的时钟到我的 design 也会有 latency吧 为什么就不需要了呢

wsbdave

受教了，哈哈