后端dft布局布线两种频率需要两种sdc去约束吗

jiazhuliang

encounter 做扫描链后，load timing constraint时，由于存在两种mode
1.在正常模式下100M  create_clock -clock clk1 -pin xxx/xxx/U1/Y -waveform [0 5]
2.在scan mode： 10M 使用的是外部外部输入的clock   create_clock -clock clk1 -port pad/I -waveform [45 55]
两种mode的时钟频率不一样，且时钟的相位也不一样，是不是要加两个sdc约束文件，去分析正常mode 和 scan mode.？
如果只用正常mode去分析是不是有分析不到的地方？还请大伙给给建议。

以后会怎样

应该是要两种sdc的

jiazhuliang

为什么要做成两种？有点不明白，做成一种通过修改时钟周期也可以达到检查的目的。还请解析。。。。

kuyu200

会有很多virtual path

mnluan

回复 3# jiazhuliang


    假设说能用通过调整时钟周期达到检查目的，那么你连时钟周期都不用调整了。能跑100M的电路肯定能跑10M。呵呵。之所以要用两种sdc就是因为他们约束的路径会有不同。假设说正常模式中有跨时钟域的电路，在正常模式下可能处理成false path了。但是在scan mode下这部分电路成了同个时钟域下的电路，这时需要两种sdc去约束。

icfbicfb

所以叫MCMM 么，  现在PR工具支持的

多种corner ， mode都没有问题的，

xjiang

DFT会生成SDF文件么？

zhanpeng6012

没明白啊------------

jiazhuliang

由于本实验包含的reg大概 有20万个，在正常mode的时候，使用set_case_analysis 不对scanchain做时序检查，这样做setup 和hold优化，
然后再使用scanchain模式同样对scanchain的regtoreg进行setup和hold约束，
如果同时优化function 和 scanchain，由于优化的total slack值太大，工具处理比较慢，而且对于这样的
reg/Q ---> reg/SI   reg/Q--> reg/D 这样的路径，工具在修hold比较喜欢  reg/Q--> reg/D ，优化之后
reg/Q ---> reg/SI 有违反，如有30000~50000这样hold违反，如果用eco去不太现实，但是让工具自己去优化又优化不了。所以才采用这样的方式。

ttder

由于本实验包含的reg大概 有20万个，在正常mode的时候，使用set_case_analysis 不对scanchain做时序检查，这 ...
jiazhuliang 发表于 2011-6-9 22:00

                               
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    用几个sdc文件，取决你的design 的规划，通常来说，一个design 会有fun mode. dft mode 两种状态。
   其中dft mode在130nm以后， 会有两种分支（at -speed和struck),at-speed的路径在data部分是和fun mode完全重合1的。但是在clock路径上，是要看刚开始的design的规划的。一个好的design,应该是可以设置了scan mode=1，scan enable=0以后，就能进入到at-speed的，stuck是为了测q-d以及q-sd的慢速时钟，在测试这两种模式的时候，一定是要求scan mode=1的，所以只时候可以不设scan enable.
   后端初期应该根据自己的规划，提出来需要mode,designer根据要求，给出排定的序列组合。后端的designer 分析timing完毕后，根据实际情况合并某些condition，创建mcmm的场景。 要求就是，场景尽量少，用足够少的场景，分析出需要的时序。太多的场景会吞噬掉你机器的资源，让整个timng closure变慢。