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FPGA设计中确实很少用到,一般都是前仿过了,就上板子了。 有经验的的会在place&route做完后看一下静态时序 ... warmheard 发表于 2011-6-3 14:43 登录/注册后可看大图
这样不太合适吧。。。就算是FPGA,布局布线之后也必须看时序报告的。楼上这位同学可能跑的频率不高,在 ... DreamFXD 发表于 2011-6-3 23:05 登录/注册后可看大图
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