静态时序分析在设计中常用吗？

alenww

前仿已经保证你的逻辑功能正确了，你所要确定的是时序有没有问题。
只要你的代码规范没有问题，是需要求不 ...
warmheard 发表于 2011-6-5 22:29

                               
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    如果PR之后timing分析报告没有violation，可以扫一眼就直接pass，如果有violation那就得好好分析原因了。Timing不过时反应在板子的问题可是匪夷所思的，那样debug会非常崩溃。总之，不管FPGA、ASIC，STA都是非常重要的。另外，约束的目标频率直接影响PR及STA结果，不要过紧，要视实际情况来。

hllyh

静态时序分析是必须的，在Quartus II中最好用TimeQuest。

xiaosha921

回复 10# 110500623


高手您好：
      我刚开始接触对FPGA进行约束，我用的是软件是xilinx10.1ISE，看了很多关于时序方面的书，可是还是不会加载时序约束，不知道您可否指点一下！ 谢谢！ 。我的QQ:531249942

ertss

虽然FPGA对于硬件实测前的要求没有ASIC那么高,但是逐渐的来讲掌握STA分析是越来越不可缺少的了,
现在FPGA已经可以进行相对很大的系统设计, 时序分析是必不可少的一环

buley

不一定要看，但是一定要会看。

srouyang

必须的！

yucaoxilin

顶一下，学习啦~~

yucaoxilin

看篇文章说，在设计低速小规模逻辑的时候，不进行时序约束也能获得正确并且较好的布局布线，是因为逻辑设计较小时，大量的逻辑资源可以被Fitter所使用，较易获得了较好的结果。看来TimeQuest必须学了，总要用到的……

leerg

ylry00

还是看具体的需求吧。比较低端的，时钟不高的就不用了。100M应该算是个分界线了