fpga前端设计到后端流片的过程

dearhero · 发表于 2011-5-25 15:55:34

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之前一直是做fpga设计的，最近公司要流个片，需要了解下后端过程。我大概知道需要什么网表了，要经过各项验证了，版图之类的，但没有系统的顺序的概念。
哪位大哥能给详细描述下，从fpga到流片这之间是怎么衔接的，要顺序的经历哪些处理过程啊，还需要进行哪些工作啊，要用到哪几个工具（以cadence为例）。望给小弟解解惑吧，非常感谢！！！

george.chen · 发表于 2011-5-27 21:01:34

这个，我一直停留在FPGA之前

dearhero · 发表于 2011-5-31 09:22:09

没人理呢！！！！

eighteenyo · 发表于 2011-6-3 14:40:29

FPGA验证过了也就是说明逻辑设计没有问题。跟ASIC版图没什么关系。需要从DC开始，写时序约束文件、综合生成网表，然后用encounter倒入网表，布局布线得到gds等版图信息相关的文件，像延时文件和网表文件。还有就是要把GDS文件用cadence 倒入，用caliber做DRC检查和LVS检查。用得到的延时文件和网表文件做后仿真。大概就这样吧。