关于DC综合后写netlist的问题？急！！！

abao123

在DC综合后写netlist的时候报出netlist包含有assign语句，查看netlist如下：
input clkin;
output clkout;
wire out0;
assign clkout = out0;
assign out0  = clkin;

我在综合的时候设置了set_fix_multiple_port_nets -all -buf_constants命令，按理说不应该出现assign语句才对啊!!!

另外在change_names -rules verilog -hierarchy时就报出了如下warning:
warning: net "out0" is  connecting multiple ports

请大家帮看看，是否哪里的设置有问题还是其他原因？？
谢谢！！

lizhaohong520@

你这个模块尝试一下图形化界面，反正端口也很少。
DV一下

abao123

我用DV看了的，clkin作为时钟输入，它没有经过任何处理就输出clkout

george.chen

学习了，共勉

sunyzs

设计中最好避免有此类穿通逻辑。
可以综合后自己用BUF替换 assign

shehuang1987

你设置了set_fix_multiple_ports_nets还出现assign可能是因为assign那个net被set_dont_touch了。
用reort_net看一下哪个net有dont_touch attribute，然后吧dont_touch attribute remove掉。

冬天之后

学习了  谢谢

金角大王G

感谢楼上提供的一个解决思路，学习了~~~