请问Verilog中元件例化的问题

shiran · 发表于 2011-5-13 09:39:18

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就是在例化一个元件时，如下面所示，  那个#（8,32）是什么意思呢？菜鸟一个，请多多指教，非常感谢！
wb_master_model #(8, 32) u0 (
  .clk(clk),
  .rst(rstn),
  .adr(adr),
  .din(dat_i),
  .dout(dat_o),
  .cyc(cyc),
  .stb(stb),
  .we(we),
  .sel(),
  .ack(ack),
  .err(1'b0),
  .rty(1'b0)
);