systemverilog改写成verilog

jackbh851

systemverilog改写成verilog？这个问题是不是很不专业啊，请各位兄弟姐妹指教哦！
比如，sysytemverilog中的类在verilog中应该用什么样的数据结构表示呢？还有sysytemverilog中的new函数和动态数组之类的，verilog该如何解决啊？
比如，下面一个sysytemverilog的任务，如果改成verilog的话该怎么着手啊？
task set_mem (logic [7:0] bytes[],int unsigned addr);           //将数据byte放入寄存器中，SDDR_SLV_1_sddr表示寄存器的地址
  int i,j, size;
  bit [63:0] temp;
  begin
    size = bytes.size;                                                          //计算byte的长度，多少字节
    for (i=0;i<size;i=i+8) begin
      for (j=0;j<8;j++)
        temp[j * 8 +: 8] = bytes[i + j];                                  //将一个字节的长度放入temp中
      write_single(`SDDR_SLV_1_sddr + (i) + addr,temp);                //将temp放入寄存器中
    end
  end
endtask

cuichenhust

回复 1# jackbh851

这两个东西就相当与C++改写成C，不可能完全一致的。
www.testbench.in   你看下verilog的部分，应该能给你一点启示

timyang8292

这个真得不能做到一一转换的，就像我们对英文进行直译，得到的语言就比较奇怪。
SV更像是软件（比如C++），定义了很多类、函数、任务等，new的过程就是内存的申请；
而verilog一般是用来描述硬件，是你内心有了硬件的样子，才把它表述出来，当然，行为级和纯验证除外。

jackbh851

谢谢了，万分感谢！还是需要静下心来学习啊

eaglelsb

你是要用做综合使用吧？比如quartus可以直接综合SV，但XILINX是不支持的。

tjuyfb

推荐直接用verilog写用来综合的代码