跪求高手指点 pipeline ADC MDAC 精度达不到

dou124 · 发表于 2011-4-27 20:48:43

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本帖最后由 dou124 于 2011-4-28 08:35 编辑

本人设计了10bit 50MHz pipelineADC 在采样保持电路中用的是电容翻转式结构运放为增益自举结构Gain=87dB GBW=529MHz
在输入信号的为24.633MHz 时钟为50.048MHz的情况下测得前仿有效位是12.8bit 后防有效位是10.5bit
MDAC用的是1.5bit的经典结构 MDAC中的运放用与采样保持电路中的运放相同时钟也是相同
但是在测试MDAC时我用的是输入信号斜坡信号，MDAC的差分输出却达不到相应的精度（499.755，500.244）
在图中（VoutP2-VoutN2）是在MDAC的负载电容为0的结果而（VoutP-VoutN）是负载电容为2p的结果
跪求高手(如fuyibin等)指点

MDAC测试.rar (498.92 KB, 下载次数: 106 )

dou124 · 发表于 2011-4-27 21:03:06

本帖最后由 dou124 于 2011-4-28 21:04 编辑

希望高手指点如果本人在表述上有神马不清楚也希望告知本人感激不尽

MDAC结构

最令本人不明白的地方时：为什么在采样保持电路中的运放用在了MDAC中却不能使得信号达到相应的精度
本人今天下午又调了一下午但是还是没有结果我一开始以为是运放的增益不够但是当我吧运放的增益调到92dB时能够达到的最大值是499.2mV 还是没有达到相应的精度，个中原因实在是不解啊希望高手指点
谢谢关组我帖子的所有人

artofsleep · 发表于 2011-4-27 22:46:27

MDAC 采样的switch电阻足够小吗？

dou124 · 发表于 2011-4-28 21:07:31

回复 3# artofsleep

我估计不是的我把我所用的MDAC的结构已经上传了希望你能够看看
同时谢谢你关注我的帖子如果我的pipelineADC 全部搞了出来
我会尽量把资料整理好上传到eetop上和大家分享以感谢大家对我的帮助

zwtang · 发表于 2011-4-28 21:33:06

1. “在输入信号的为24.633MHz 时钟为50.048MHz的情况下测得前仿有效位是12.8bit 后防有效位是10.5bit ”，是SHA仿真结果，还是整个ADC结果？好像，整个ADC仿真不可能超过10bit！

2. 请问SHA电路的建立精度能到多少？499.???mV。如果SHA精度不够的话，MDAC当然也达不到500mV了。

3. 建议Ph1_ahead比Ph1超前得多一些，100ps有点少！50MHz ADC，没有必要抠这么一点时间。

4. 电路图中上下对称性一定要保证。如果正负信号通路能够做到无法区分的话，性能才能到达保证。

zwtang
2011/4/28

lwjbh · 发表于 2011-4-29 00:25:36

有可能是开关注入引起的，用理想开关试一下

dou124 · 发表于 2011-5-3 15:38:19

回复 5# zwtang

1. “在输入信号的为24.633MHz 时钟为50.048MHz的情况下测得前仿有效位是12.8bit 后防有效位是10.5bit ”，是SHA仿真结果，还是整个ADC结果？好像，整个ADC仿真不可能超过10bit！

是我的SHA的结果不是整体ADC的仿真结果。

2. 请问SHA电路的建立精度能到多少？499.???mV。如果SHA精度不够的话，MDAC当然也达不到500mV了

SHA单独仿真时可以达到所要求的精度（499.755mV，500.244），达到所要求的精度范围所需时间是需要6nS左右

3. 建议Ph1_ahead比Ph1超前得多一些，100ps有点少！50MHz ADC，没有必要抠这么一点时间

这一点我会再把时钟电路调一调的

4. 电路图中上下对称性一定要保证。如果正负信号通路能够做到无法区分的话，性能才能到达保证

我会在画MDAC版图时注意的

谢谢你关注我的帖子
dou124 2011/05/03

dou124 · 发表于 2011-5-3 15:41:37

本帖最后由 dou124 于 2011-5-3 15:42 编辑

回复 6# lwjbh

有可能是开关注入引起的，用理想开关试一下

恩好的我今天才回来晚上我用理想开关试一下。如果用理想开关的话可以解决问题的话那是最后，不能的话也可以排除是开关的问题，谢谢你关注我的帖子
dou124 2011/05/03

fuyibin · 发表于 2011-5-4 16:53:51

本人设计了10bit 50MHz pipelineADC 在采样保持电路中用的是电容翻转式结构运放为增益自举结构Gain=87dB G ...
dou124 发表于 2011-4-27 20:48

登录/注册后可看大图

达不到你想要的settle 精度因该是你的opamp gain不够，或者说是headroom不够
你的仿真87dB 是在输出差不多在1/2 VDD 的情况
如果输出大信号，在输出比较高和比较低的位置，gain会小一些，如果headroom不够，就会差很多了
从你的结果来看，应该还行吧，499.75/500，这个输出下的opamp gain 72dB

dou124 · 发表于 2011-5-5 21:54:42

达不到你想要的settle 精度因该是你的opamp gain不够，或者说是headroom不够
你的仿真87dB 是在输出差 ...
fuyibin 发表于 2011-5-4 16:53

登录/注册后可看大图

1 谢谢你关注我的帖子
2 你说的headroom我不太明白是什么意思
3 opamp gain 我后来已经增加到了95dB，可是精度还是达不到所要求的范围，我不知道是不是我仿真的时候什么东西让我给搞错了

4 这两天老师催着发小论文的事情没有及时关注帖子

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