systemverilog 如何编写时钟

huning361 · 发表于 2011-4-21 17:23:39

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希望大家给一个systemverilog编写是时钟程序。。。。

小弟在这里先谢过乐乐饿饿饿

acgoal · 发表于 2011-4-21 22:46:39

bit clk;
initial begin
forever clk = #3 ~clk;
end

产生一个周期为6个时间单位的时钟。假如时间单位是ns，那么周期就是6ns。

benbenyan · 发表于 2011-4-22 22:58:43

bit clk;
always clk = #3 ~clk;

zhushentian · 发表于 2011-4-23 00:24:08

bit clk;
always #3 clk = ~clk;

lubee2011 · 发表于 2011-4-23 08:59:41

initial begin
clk = 0;
forever #10 clk = !clk;
end

lubee2011 · 发表于 2011-4-23 09:00:54

initial begin
clk = 0;
forever #10 clk = !clk;
end

qq847941010 · 发表于 2011-4-23 23:46:15

跟verilog区别不大的

[原创] systemverilog 如何编写时钟