verilog中for循环中是不是不能模块实例化？

emoxinsheng · 发表于 2011-5-5 15:35:47

for循环是可以综合的但是出来的效果极差 initial语句能综合的就真的没见过了

DreamFXD · 发表于 2011-5-7 00:06:51

for循环中的循环体循环次数只要是固定值，电路一般都是可综合的。楼上的同学都太保守了，我本身做ASIC，对于for、generate这样的语法都用了2年多了。
楼主出错的问题我看至少有3处：
1.initial是不可综合的
2.如果是要例化多份逻辑，不是光靠for就能实现的，还需要配合generate 才行，具体参考2001语法
genvar i
generate
for (i = 0; i<10;i=i+1) begin: GEN_XXX
always ....
end
endgenerate
3. 在你例化10份的逻辑中，都没与出现和变量i有关系的东西，不晓得你例化10份的功能是什么，很是费解呀

wlb236485710 · 发表于 2011-5-7 00:09:55

回复 12# DreamFXD

明白了谢谢

luyeallen · 发表于 2011-5-7 00:11:05

用GENERATE

没有比GENERATE更好用的语句了。

lubee2011 · 发表于 2011-5-7 08:21:34

for
generate

doedr · 发表于 2011-5-7 08:27:00

可以，但需要用generate

apolloooooo · 发表于 2011-5-10 23:10:11

回复 12# DreamFXD

感谢！
新学习的，所以很多地方不懂

sss08_leon · 发表于 2011-5-10 23:41:15

generate 可以，貌似占用的资源多

cnasic@163.com · 发表于 2011-5-11 17:52:16

做asic 5年了，generate 还真没敢用。

yglun · 发表于 2011-5-11 18:12:46

1. 循环创建或条件创建元件使用generate；
2. for在固定次数的情况使用比较强点的综合器是可以综合的。
3. initial 在quartus中是有条件的认的。具体可参考quartus的手册。

[求助] verilog中for循环中是不是不能模块实例化？

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