verilog中for循环中是不是不能模块实例化？

yellowfly001 · 发表于 2011-5-12 20:47:02

学习多谢各位

似水如烟 · 发表于 2012-3-16 23:16:08

回复 12# DreamFXD 想问一下：
设计的一个状态机中含有四个状态，在Idle状态的时候我需要执行一个子模块的功能，这个时候在Idle状态里可以直接使用实例化吗？
不能的话，我怎么让这个实例化和Idle状态中的其他操作联系起来？
求解！

1101300 · 发表于 2012-3-17 17:24:15

你做例化咋能for循环啊，例化就是把两个模块物理连接起来，你for在连接时干什么用啊，显然是错误的~~~

freebigfish · 发表于 2016-8-22 18:27:11

一般for循环如何用其他可综合的语句块代替啊？

frank_chen203 · 发表于 2016-8-24 14:05:19

循环变量i，在下面没有看到使用？？
initial只能用于仿真，不可综合
用generate，可以例化多个同类型的模块，进程块。。

noname丶 · 发表于 2021-11-17 09:37:15

cnasic@163.com 发表于 2011-5-11 17:52
做asic 5年了，generate 还真没敢用。

为什么呢

smarthb · 发表于 2021-11-17 10:56:36

for语句可以综合，如ls几位所说，但得使用generate 语句，而且for循环里面的信号有要求，输入可以是单向量（单bit），输出必须是矢量（定义成wire [N:0] sig_wire[M:0]这种）

[求助] verilog中for循环中是不是不能模块实例化？