自动插入clock gate 问题

yingqigang25 · 发表于 2011-4-14 14:20:42

马上注册，结交更多好友，享用更多功能，让你轻松玩转社区。

您需要登录才可以下载或查看，没有账号？注册

x

大家好，我想问一下关于用DC自动插入clock gate cell的问题，我是用compile_ultra -gate_clock命令的，综合以后发现clock gate相关的路径的timing比较差，我知道有些公司是直接将clock gate写在RTL代码里的，有些是用inert clock gate的方式插入clock gate cell的。我想知道这几种方式有什么区别吗？如何能提高clock gate路径上的timing ?谢谢了

yingqigang25 · 发表于 2011-4-14 14:29:05

自已顶一个先

yingqigang25 · 发表于 2011-4-14 15:53:38

再顶一个，有人帮我吗？

wagewage2 · 发表于 2011-4-14 16:44:00

一般例化模块级的ICG, 工具自动插入寄存器级clock gating.

如果ICG 有enable violation, 可以考虑split clock gate, 或remove clock gating.

一般高速设计CTS之后容易出现这这种问题。
在综合时就有问题？难道DFF 和 ICG 的 clock latency 设置得不一样？
如果相同的话， CTS后violation 会更大。也许应该考虑改代码。