关于pll行为级仿真

guochao1985 · 发表于 2011-3-30 11:28:57

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最近一直在研究pll的相位噪声预测的问题，如果直接跑晶体管级的仿真，由于时间长并且分频数比较大，很容易失败，
看了一篇文献，是讲PFD和CP是用晶体管代替，而其他模块都是用verilog-A或者是verilog-AMS代替，有人能推荐一下关于如何跑协同仿真方面的资料吗？谢谢

fdwd_zhc · 发表于 2011-3-30 12:51:41

我也有同样的问题

过路心客 · 发表于 2011-3-30 13:19:50

找些讲verilog-A和verilog-AMS的书看看吧，坛子里都有。这里没有速成的方法

guochao1985 · 发表于 2011-3-30 18:59:47

那有什么关于verilog-A和verilog-AMS的书呢

swicap · 发表于 2011-4-5 02:03:30

veriloga 就看cadence自带的手册就可以

海之子306916 · 发表于 2011-4-5 10:40:18

或者simulink也行都是很好的工具

happyboy93 · 发表于 2011-4-5 21:55:35

好贴，坐等高手

harry1862pd · 发表于 2011-4-11 16:43:03

电子迁移效应

jiangnaner · 发表于 2024-9-5 17:50:58

simulink

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