初学verilog: generate该如何使用，case总显示出错

Jeecoun

module StructuralAccumulator(
   Clock,
   ClockEnable,
   Reset,
   Set,
   //------------------------------------------------------------------
   
   //------------------------------------------------------------------
   // Input Interface
   //------------------------------------------------------------------
   A,
   ALUOp,
   //------------------------------------------------------------------
   
   //------------------------------------------------------------------
   // Output Interface
   //------------------------------------------------------------------
   Result
   //------------------------------------------------------------------
);
//--------------------------------------------------------------------------
// Parameters
//--------------------------------------------------------------------------
parameter  Width =       1;
//--------------------------------------------------------------------------

//--------------------------------------------------------------------------
// Clock and Reset Inputs
//--------------------------------------------------------------------------
input wire          Clock, ClockEnable, Reset, Set;
//--------------------------------------------------------------------------

//--------------------------------------------------------------------------
// Inputs
//--------------------------------------------------------------------------
input wire  [Width-1:0]      A;
input   [2:0]       ALUOp;
//--------------------------------------------------------------------------

//--------------------------------------------------------------------------
// Outputs
//--------------------------------------------------------------------------
output wire  [Width-1:0]      Result;
//--------------------------------------------------------------------------

wire [Width-1:0] aluout;
genvar i;

generate for (i=0; i < Width; i=i+1)
begin: bit
FDRSE #(
.INIT(1'b0) // Initial value of register (1’b0 or 1’b1)
) FDRSE_inst (
.Q(Result[i]), // Data output
.C(Clock), // Clock input
.CE(ClockEnable), // Clock enable input
.D(aluout[i]), // Data input
.R(Reset), // Synchronous reset input
.S(Set) // Synchronous set input
);
case(ALUOp)
3'b000: assign aluout[i] = A[i] + Result[i];
3'b001: assign aluout[i] = A[i] - Result[i];
3'b010: assign aluout[i] = A[i] & Result[i];
3'b011: assign aluout[i] = A[i] | Result[i];
3'b100: assign aluout[i] = A[i] ^ Result[i];
3'b101: assign aluout[i] = ~A[i];
3'b110: assign aluout[i] = A[i];
default: assign aluout[i] = A[i];
endcase

end

  endgenerate
  
//--------------------------------------------------------------------------
endmodule

最终，程序总是显示在 case(ALUOp)里显示Illegal expression in generate case statement。不知道如何解决，另外，generate应该如何是使用，谢谢。

sdwsh

多看看英文原版的规范。不要看中文的

Jeecoun

是不是case一定要在always@(ALUOp)下才能工作？Case 不能用在Structural里面用吗？

eaglelsb

你先把generate不谈，这个case语句写得不完整啊，自然会报错。
你可这样理解，本来是个完整的语句段，该有什么本来有什么，然后你在前面和后面加个generate/ end generate，用一个变量i代替里面原来的某常量，这样程序自动帮你展开成8段而已。

gaurson

case语句应该是过程性语句，不能用在这个地方。

110500623

case前加个always@（*）试下

orlye

你是用什么工具编译的？
你是不是没打开工具对verilog2001的支持选项啊。
我编译了下没问题。

shufeng123

我正在学习中，目前正要用generate

blueeagle

结果如何？正在学习中

conghung2012

以后只看英文的规范。