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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › 数字IC设计【ASIC|IC前端|FPGA】 › 数字IC设计资料(IC前端|FPGA|ASIC) › I2C master/slave synthesizable in verilog
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楼主: ntyntynty

I2C master/slave synthesizable in verilog

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XIYAN
发表于 2018-6-22 15:03:23 | 显示全部楼层
学习下，thanks。
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发表于 2018-11-7 16:30:43 | 显示全部楼层
谢谢分享
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发表于 2018-11-7 19:11:45 | 显示全部楼层
好东西，谢谢
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QQben
发表于 2018-11-13 13:41:35 | 显示全部楼层
谢谢分享
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QQben
发表于 2018-11-13 13:42:18 | 显示全部楼层
谢谢分享
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发表于 2019-5-6 15:05:26 | 显示全部楼层
多谢分享，下来看看
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发表于 2019-5-6 15:11:07 | 显示全部楼层
下来看看，谢谢分享
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发表于 2019-7-28 12:05:00 | 显示全部楼层
谢谢分享
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发表于 2019-8-3 16:15:06 | 显示全部楼层
下载来看看
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发表于 2020-2-2 17:00:28 | 显示全部楼层
这个代码能用吗
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