ICC:Clock Gating Methodology for Power and CTS QoR

jhzhang · 发表于 2012-12-17 11:33:45

Thanks a lot

weiyongc_007 · 发表于 2012-12-20 14:12:04

应该是好东西

wxlee062 · 发表于 2012-12-20 14:40:12

不错，好东西

Alicezw · 发表于 2012-12-21 09:01:52

很好很强大的资料啊，谢谢分享！

Alicezw · 发表于 2012-12-25 15:54:27

回复 1# xiedong

楼主请问您一个问题，在阅读您提供的文档时，有一点不太明白，希望能够给予一些讲解和帮助！
在Enable Signal Timing中说到：Synthesis assumes that the clock signal arrives at all registers and clock gates at same time (within skew)。后面一句又说：Clock signal reaches the clock gating cell earlier than it reaches the registers
不明白这是什么意思，可能是我理解能力太差，感谢您的帮助！

scion · 发表于 2012-12-25 16:56:15

好的參考資料 ! Thanks !

kusunoki · 发表于 2013-1-23 15:39:00

学习下，3Q

hurricanebomb · 发表于 2013-2-1 23:29:44

看成power gating了

left2write · 发表于 2013-2-4 20:01:13

Good One!

hjj1123 · 发表于 2013-3-26 17:27:43

不错.。。。。。。。。。

[资料] ICC:Clock Gating Methodology for Power and CTS QoR

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