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楼主: xiedong

[资料] ICC:Clock Gating Methodology for Power and CTS QoR

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发表于 2012-12-17 11:33:45 | 显示全部楼层
Thanks a lot
发表于 2012-12-20 14:12:04 | 显示全部楼层
应该是好东西
发表于 2012-12-20 14:40:12 | 显示全部楼层
不错,好东西
发表于 2012-12-21 09:01:52 | 显示全部楼层
很好很强大的资料啊,谢谢分享!
发表于 2012-12-25 15:54:27 | 显示全部楼层
回复 1# xiedong


楼主请问您一个问题,在阅读您提供的文档时,有一点不太明白,希望能够给予一些讲解和帮助!
在Enable Signal Timing中说到:Synthesis assumes that the clock signal arrives at all registers and clock gates at same time (within skew)。后面一句又说:Clock signal reaches the clock gating cell earlier than it reaches the registers
不明白这是什么意思,可能是我理解能力太差,感谢您的帮助!
发表于 2012-12-25 16:56:15 | 显示全部楼层
好的參考資料 ! Thanks !
发表于 2013-1-23 15:39:00 | 显示全部楼层
学习下,3Q
发表于 2013-2-1 23:29:44 | 显示全部楼层
看成power gating了
发表于 2013-2-4 20:01:13 | 显示全部楼层
Good One!
发表于 2013-3-26 17:27:43 | 显示全部楼层
不错.。。。。。。。。。
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