Digital phase-locked loops for multi-GHz clock generation

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TABLE OF CONTENTS
Page
1 INTRODUCTION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1
1.1 Phase-Locked Loop Basics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2
1.2 Overview of Digital PLLs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3
1.3 Motivation and Contribution . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4
1.4 Thesis Organization. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6
2 A DESIGN PROCEDURE FOR DIGITAL PHASE-LOCKED LOOPS 7
2.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
2.2 TDC resolution . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8
2.3 A design
ow for a DPLL. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
2.3.1 s-domain model for a second-order DPLL. . . . . . . . . . . . . . . . . 10
2.3.2 Design of a second-order CPPLL . . . . . . . . . . . . . . . . . . . . . . . . . 12
2.3.3 Calculation of the digital loop lter coecients . . . . . . . . . . . 13
2.3.4 A transformation from an analog to a digital loop lter
using an impulse invariant transform . . . . . . . . . . . . . . . . . . . . . 15
2.3.5 Relationship between KP and KI . . . . . . . . . . . . . . . . . . . . . . . . 16
2.4 Design example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
2.5 Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
3 A DIGITAL PLL WITH A STOCHASTIC TIME-TO-DIGITAL CONVERTER
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
3.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23
3.2 TDC - prior art . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25
3.3 Stochastic time-to-digital converter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
3.3.1 Principle of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28
3.3.2 Analysis of the STDC. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
3.3.3 Implementation of the STDC . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32
3.4 Digital PLL architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
3.5 Analysis of the Digital PLL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
3.6 Circuit design. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37
3.6.1 Bang-bang PFD . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
3.6.2 Digital loop lters . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
3.6.3 Current steering DAC. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
3.6.4 Delta-sigma modulator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
3.6.5 Fine loop DAC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42
3.6.6 Digitally controlled oscillator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
3.7 Experimental Results . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43
3.8 Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
4 A 0.6 TO 2GHZ DIGITAL PLL WITH WIDE TRACKING RANGE . . 48
4.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48
4.2 Dynamics of a DPLL with a bang-bang phase detector . . . . . . . . . . . 49
4.3 Improving tracking capability of bang-bang DPLLs. . . . . . . . . . . . . . . 51
4.4 A Frequency Detector for Fast Frequency Lock of Digital PLLs. . . 54
4.4.1 Operation of the new frequency detector. . . . . . . . . . . . . . . . . . 55
4.4.2 Frequency-locked loop architecture . . . . . . . . . . . . . . . . . . . . . . . 57
4.4.3 Simulation results . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58
4.5 DPLL architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59
4.6 Circuit Design . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
4.7 Measured results . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64
4.8 Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68
5 CONCLUSION . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70

wayne2266

謝謝大大~非常好用

kideokuit

非常感谢。。

chenxinbao

下来看看

shit524

好东东，收之

lujunfeng111

是书还是论文啊？

lujunfeng111

原来是一篇2007年的博士论文。

ysliu168

Thanks!

shit524

thank you very much

sunrr1987

谢谢楼主分享